背面供电新技术揭秘，芯片布局更清爽，未来或引发行业变革

侬晓得伐，最近我一直在琢磨一种叫“背面供电网络”额新技术

这物件，就像给芯片装了个“背心”一样，把电源藏到背面去，腾出正面空间给信号线

我跟侬讲讲我最近看了点资料，学到不少新花样

搞得我这个科技迷都快激动起来啦

== 这个花头蛮有意思：背面供电，真是“藏而不露” ==

你知道伐，传统的芯片设计，晶体管都在晶圆正面，供电线也是沿着正面铺开

这样一来，正面空间就挺紧张，布线就像堵车一样，最主要是在3纳米节点那会儿，线变得越拉越细，电阻也越大

你想想，线越细，电阻越高

那会儿我就想，这样下去，芯片越做越“热辣辣”

后来我听说个事，极紫外光刻（EUV）其实主要用在互连层上

晶体管层反而用不上那么多花头

你知道伐，晶体管那一层，基本上就是“种子”，而真正用“花头”连接它们的

随着晶体管越做越多，互连层要跟着“变得更复杂”，层数也在增加

搞得设计难度也上去了，信号传输距离变长

== 试过觉得老灵：材料和设计的“新花样” ==

不过，咱们科技界还真是“老灵老灵额”

比如材料创新、设计技术协同优化（DTCO）啥的，都是在帮芯片“减负”

像极紫外光刻技术，虽说贵得要命

但也让互连变得更细更灵活了

不过，钱多事少，难度大，成本高

限制了继续“缩小”的空间

于是乎，业界开始琢磨，把供电线路移到晶圆的“背面”，这个点子，早就有人提过

可一直没啥“时机成熟”

你说这事，跟我以前玩“跳棋”一样，最开始不太懂，但一旦搞明白

这次终于轮到“时机成熟”了，毕竟，1997年从铝转铜的那次变革，差不多过去快30年了

== 背面供电，像给芯片穿“背心”一样 ==

你想想，咱们给芯片穿“背心”，把供电线藏到背面，正面留出空间搞信号线

整个布局是不是清爽了很多

更别说，这样还能把标准单元（就像拼积木一样的“块儿”）变得更“矮”——通常都是6T（T是个单位，代表单元跨越的金属“轨道”数）弄到背面以后

这样一来，芯片的密度能大大提升，像我以前玩积木，越“扁”越多

你知道伐，缩小单元的高度，还可以在不改变底层特征（比如鳍、栅极啥的）局面下

增加每块“块儿”的数量

这就像咱们盖房子，面积越小

但有个麻烦，缩得越小，光刻技术就得越“牛逼”

== “藏而不露”额供电：三种玩法，各有“绝活” ==

这背面供电有几种“花样”

我还挺留意到，这阵子主要有三种：埋入式电源轨、电源通孔和背面接触

先说埋入式电源轨（BPR）这个是“最简单”的

就是把电源轨从晶体管上方的金属层，移到晶体管下面的一个独立层级

就像给房子装“地下电线”一样

这样一来，正面空间就腾出来啦

不过，缺点是，它还是要用正面金属层连接晶体管的滴水嘴

然后再通过硅通孔（TSV）连接到背面电源

这就像玩“拼图”，拼得还挺费劲，最主要是在晶圆制造环节，金属用得多

你知道伐，晶圆厂那些“老古董”，他们对在晶体管之前用金属很敏感，不能轻易走自己的路

比如，不能用金属在晶体管制造的“前端”

那就得“折腾”其他方案

再说PowerVia，这个是英特尔出的“牛逼”方案

它把电源轨直接从晶圆背面连接上去，把“污染源”彻底“藏”起来

你看，晶圆翻过来，先在晶圆背面“打洞”，然后再把“通路”连到晶体管侧面，整个操作就像“倒着穿衣服”一样

这样一来，正面就没有任何电源线

== “自动对准”额黑科技：背面接触，像“隐形”一样厉害 ==

说到这个背面接触（Direct Backside Contacts）真是“黑科技”满满

它的主意就是，从底部“布线”

完全不用在正面“打扰”晶体管

这样一来，芯片的“体积”可以“瘦身”到极致，就像给一块厚底鞋“瘦脚”一样

但这玩意儿，制造难度可不低

你要让“接触点”跟其他特征对得上，精度得像“打靶”一样准

现代工艺里，源极到漏极的距离已经挺小，只有50纳米左右

用普通光刻根本“干不了”

你得用“极紫外”那种“高端货”，成本就飙升啦

另外，制造上还得用“占位符材料”先填充好，再蚀掉

这个步骤比普通工艺复杂得多，但一旦搞定，芯片的“缩小化”就能大大提升

性能和功耗都能“飞快”提升

== 能省不少钱，也要付出“代价” ==

不过

这些“黑科技”也不是“完美无缺”的

有个大麻烦，就是会“增加”一些层数

比如层数最多能多20层左右

减薄晶圆虽说不会影响晶体管，但会让一些依赖厚硅的“无源器件”性能变差

再说，背面工艺还得跟“传统”工艺兼容，不能用那些“高温”的工艺

未来，咱们还可以在背面“搞点大事情”，比如堆叠晶体管（CFET）那底层信号都要“从背面布线”

你看，这背面供电网络，虽说“还在探索”阶段

未来的芯片，咱们会看到它们变得又“瘦又快”，热量少了，频率高了

真心觉得，这个技术“老灵额”

未来一定会“掀起一阵新风潮”